Giải mã tín hiệu 4-QAM phục vụ truyền nhận tín hiệu quang sử dụng FPGA

1 đổi pha tín h bộ và xác địn đĩ xác định Tác giả liên hệ: Email: duanlc@ Đến tịa soạn: 1 G TR QAM được g tự và số. F iết kể và triể n lạc. Bài bá hiệu QAM-4 g nền tảng F ình cĩ vai tr ữ liệu theo c ền tải tương ối sau: Khối m, Khối đồn m tích chập v xây dựng đ Spartan3. C HDL dựa tr ool. Thiết kế 45K cổng, ng 32mW.1 QAM, OFDM ĐỀ e Amplitude ế dữ liệu đượ h sĩng mang tuyến và thơ ưu điểm nổi b SK, BPSK, Q ợng dữ liệu bản QAM kh -QAM, 64-QA ho phép nâng idth tuy nhiê n và xử lý th chất, truyền i dữ liệu truy QAM việc đ các gĩc lệch 5. Tín hiệu iệu. Bên phía h được pha c dữ liệu số đ Lương Cơng Duẩ ptit.edu.vn, daov 1/2019, chỉnh sửa IẢI M UYỀ sử dụng nhiều PGA là một n khai đặc b o trình bày m phục vụ tru PGA(Field-P ị đọc dữ liệu huẩn QAM-4 ứng. Mơ hìn đọc dữ liệu A g bộ, Khối xá à Khối dữ liệ ược tiến hàn hương trình đ ên phần mề của nhĩm tá hoạt động ở , DDS, FPG Modulation c sử dụng rộ được sử dụ ng tin quang ật so với các PSK. Điều c thơng tin trên ác nhau như: M[2]... Việc cao tốc độ t n cũng đặt r ơng tin trên tải dữ liệu th ền tải cả về p iều chế chỉ d pha lần lượ được truyền thu tín hiệu c ủa tín hiệu đư ang được tru n, Vũ Anh Đào a@ptit.edu.vn : 12/2019, chấp * Họ Ã TÍ N NH trong cả giao nền tảng đán iệt trong lĩnh ơ hình thuật yền nhận tín rogrammable đầu vào ADC và đưa ra dữ h được xây DC, Khối đệm c định tín hi u đầu ra. Mơ h thử nghiệm ược thiết kế m Xilinx IS c giả tổng hợ tần số 50MH A. (QAM)[1] là ng rãi để điều ng rộng rãi . QAM chứn phương pháp hế QAM cho mỗi symbol 4-QAM, 8-Q thay đổi thơ ruyền dữ liệu a yêu cầu ca các nền tảng eo điều chế Q ha và tần số ừng lại ở điều t là: 45, 1 tải đi liên tục ần tiến hành ợc truyền đến yền tải trên nhận đăng: 12/20 Lương C c Viện Cơn N HIỆ ẬN T DỤN tiếp g tin vực tốn hiệu Gate , xử liệu dựng lưu ệu số hình trên bằng E và p sử z và hình chế trong g tỏ điều phép từ đĩ AM, ng số , tiết o về phần AM . Tuy chế 35, thay đồng từ sĩng 19 mang tiến h cần t Ở một để th tốn nghi pháp trên quan Bà II. P 2.1. P a. Hì Dữ ơng Duẩn g Nghệ Bư U 4- ÍN H G FP . Với các QA ành đồng bộ ruyền đến. Hình 1 bài báo này, mơ hình thuậ ử nghiệm kh trên nền tản ên cứu tiếp t giải mã tín h các thiết bị p đến trí tuệ nh i báo được ph ¾ Phân tíc ¾ Xây dự ¾ Xây dự ¾ Thử ng HÂN TÍCH hân tích lý th Điều chế tín nh 2: Sơ đồ kh liệu số đượ , Vũ Anh Đ u Chính V QAM IỆU GA Lương Cơ M bậc cao h và xác định đ : Lược đồ phân nhĩm tác gi t tốn để giải ả năng tính t g phần cứng heo của nhĩ iệu theo chuẩ hần cứng cĩ s ân tạo như C ân tích theo h lý thuyết ng mơ hình ng chương trì hiệm, đánh gi LÝ THUYẾT uyết hiệu QAM[4] ối bộ điều chế c đồng bộ vớ ào iễn Thơng PHỤ QUA ng Duẩn, V ơn, thuật tốn ược biên độ c bố của 4-QAM ả chỉ dừng lạ điều chế tín ốn và đáp ứ FPGA để m tác giả về n điều chế Q ử dụng các th NN, RNN[3] các phần chín nh cho các kh á , XÂY DỰNG [5] tín hiệu 4-QAM i bộ phát tín C VỤ NG S ũ Anh Đào giải mã cần ủa tín hiệu i ở khai thác hiệu 4-QAM ng của thuật phục vụ các các phương AM tích hợp uật tốn liên . h sau: ối MƠ HÌNH trên FPGA hiệu theo các Ử GIẢI MÃ TÍN HIỆU 4-QAM PHỤC VỤ TRUYỀN NHẬN TÍN HIỆU QUANG SỬ DỤNG FPGA khe thời gian tạo thành chuỗi dữ liệu số. Chuỗi dữ liệu số được đưa đến khối S/P cĩ vai trị tách các tín hiệu ở vị trí lẻ và chẵn lần lượt vào 2 khối I và Q. Các dữ liệu này được lưu trữ trong bộ đệm và được đi qua bộ LUT (Look Up Table) của FPGA để xác định các pha tương ứng cần điều chế đầu ra. Ở sử dụng 2 bảng LUT cĩ nội dung khác nhau cho khối I và khối Q. Sau khi đã xác định pha, dữ liệu của 2 khối được tạo thành dữ liệu xung theo tốc độ lấy mẫu được cài đặt tại L. Tại đây hệ thống sử dụng LUT để giảm thời gian tính tốn. Ngồi ra, nhĩm tác giả đã sử dụng cơng cụ DDS[6] của Xilinx để hỗ trợ tạo ra tín hiệu chuẩn sin trước khi đưa dữ liệu ra DAC.Sau đĩ, tín hiệu đầu ra được đưa qua bộ lọc dạng xung và đưa qua bộ trộn tần và được tổng hợp thành tín hiệu ra trước khi đưa ra DAC để xuất thành tín hiệu theo miền thời gian. b. Giải điều chế tín hiệu QAM[7][8] Hình 3: Sơ đồi khối bộ giải điều chế dữ liệu 4-QAM trên FPGA Dữ liệu đầu vào sau khi đi qua mơi trường truyền dữ liệu và đưa qua bộ lọc BPF sau đĩ đưa qua khối đọc dữ liệu ADC chuyển dữ liệu từ miền tương tự về miền số để cĩ thể xử lý trên FPGA. Ngược lại với phía điều chế, tín hiệu được tách làm 2 luồng sau đĩ đưa qua bộ lọc và được lấy mẫu theo tần số chuẩn hĩa. Dữ liệu được lưu trữ vào khối Detect để tính tốn và xử lý để chuyển đổi thành dữ liệu số. Đây là khối chính của mơ hình giải mã dữ liệu QAM. Ở bài báo này, nhĩm tác giả tập trung vào phân tích, xây dựng và thiết kế chương trình cho khối Detect làm nền tảng để tiếp tục xây dựng các chương trình, thuật tốn hỗ trợ giải điều chế tín hiệu QAM. Sơ chi tiết khối Detect sẽ được trình bày ở phần tiếp theo của bài báo này với giả thuyết các khối khác đều đã hồn thành. Trong đĩ đầu vào của khối là dữ liệu số của tín hiệu tương tự đã được lấy mẫu cĩ độ lệch pha khác nhau và đầu ra của khối là dữ liệu số đã được tính tốn đồng bộ theo dữ liệu đã được truyền từ phía phát. Ở bài báo này nhĩm tác giả đã sử dụng bộ đọc ADC để đọc trực tiếp dữ liệu được điều chế pha và đưa vào khối xử lý Detect để rút ngắn thời gian xây dựng và kiểm thử hoạt động của khối. 2.2. Xây dựng mơ hình Từ những phân tích và điều kiện giả sử ở trên, nhĩm tác giả đưa ra mơ hình khối giải mã dữ liệu như sau: Hình 4: Sơ đồ khối giải mã dữ liệu số 4-QAM Trong đĩ, các khối cĩ vai trị và được thiết kế cụ thể như sau: Khối đọc dữ liệu ADC: Được xây dựng để giao tiếp với IC giao tiếp ADC MCP3204 thơng qua chuẩn giao tiếp SPI. IC MCP3204 cung cấp khả năng đọc dữ liệu với tần số lấy mẫu tối đa là 100KHz và độ phân dải 12 bits. Khối đọc dữ liệu ADC thơng qua MCP3204 để lấy mẫu tín hiệu với tần số lấy mẫu là: 80KHz. Ở bài báo này do hạn chế về IC đọc dữ liệu ADC nên nhĩm tác giả thử nghiệm truyền tải dữ liệu ở tần số là 5Ksps tương ứng với dữ liệu là 10Kbps. Dữ liệu từ khối đọc dữ liệu ADC được chuyển tiếp đến 2 khối Lưu trữ dữ liệu đệm và Đồng bộ dữ liệu để tiếp tục xử lý. Khối lưu trữ đệm: Nhĩm tác giả xây dựng chương trình tính tốn dựa trên 16 Mẫu/Symbol. Do đĩ, mỗi chu kỳ symbol được lưu trữ 16 mẫu dữ liệu ADC. Khối lưu trữ đệm cĩ vai trị lưu trữ các dữ liệu tạm phục vụ cho quá trình tính tốn. Khối lưu trữ dữ liệu lưu trữ dữ liệu cho tối đa 2 symbol (1 symbol đang tính tốn và 1 symbol đang được truyền đến) tương ứng với tối đa 32 mẫu dữ liệu. Mỗi mẫu dữ liệu được lưu trữ bởi một ơ nhớ tùy biến 12 bit và được đặt trên RAM của FPGA. Dữ liệu này được lưu trữ theo dạng vịng nối tiếp, dữ liệu mới được đẩy vào lần thứ 32+n sẽ tự động thay thế ơ dữ liệu tại vị trí thứ n tạo thành chuỗi dữ liệu liên kết vịng. Khối đồng bộ dữ liệu: Thực hiện đồng bộ giữa khối lưu trữ dữ liệu và khối cắt khung dữ liệu. Khối này hoạt động trên 2 cơ chế chính là: Dựa vào tần số tín hiệu, tần số lấy mẫu và Sự thay đổi đột ngột dữ liệu ADC tại các thời điểm chuyển giao giữa các symbol khác nhau. Trong đĩ, khối hoạt động chính dựa trên các bộ đếm đồng bộ thời gian và tự hiệu chỉnh dựa vào sự thay đổi dữ liệu ADC đột biến.Khi cĩ sự chuyển đột ngột giữa 2 dữ liệu 00 và 11 hoặc 01 và 10 sẽ xảy ra sự thay đổi đột ngột về mức điện áp mà khối ADC đọc được. Đây là cơ sở để khối đồng bộ cĩ khả thể tự điều chỉnh điểm đồng bộ. Do đĩ, khối này cĩ thể dựa chính vào dữ liệu nhận được để tăng chính xác của khối đồng bộ dữ liệu. Mỗi khi khối này xác định cĩ một khung vừa được truyền tải đến hồn thành, khối sẽ xuất 1 xung tín hiệu cho khối cắt khung dữ liệu & Chuẩn hĩa để phục vụ đồng bộ tính tốn. Khối cắt khung dữ liệu & Chuẩn hĩa: Khi nhận được tín hiệu đồng bộ từ khối đồng bộ dữ liệu, khối này tự động sao chép 16 mẫu tín hiệu gần nhất và đưa vào khối tính tốn đồng thời gửi một tín hiệu đến khối lưu trữ dữ liệu để xĩa bỏ 16 mẫu tín hiệu đĩ phục vụ cho việc lưu trữ tiếp theo. Do sự suy hao trong quá trình truyền tải nên biên độ dữ liệu cĩ thể thay đổi khơng đồng nhất. Do đĩ, để thuận lợi chuẩn hĩa đ Sau khi xác tính tốn, kh và chuẩn hĩ nhất lên 0x0F Khối tích từ khối cắt k báo này xây tác giả xây d hiệu khác nh tích chập kh định dựa trê nhất. Các kh liệu được lư dạng sĩng củ dữ liệu được IP Core DDS liệu. Các khố đĩ được thự tốn. Khối đầu 4 khối tích c (symbol) đư khi xác định nối tiếp và sử chuẩn xuất d dữ liệu để sử liệu khác. Các khối FPGA Sparta hoạt động ở Chương trình (Chiếm kho 442.368K) v động. III. THỬ NG Sau khi tiế tiến hành th Nhĩm tác gi giữa dữ liệu nghiệm cĩ sơ Hình 5: Do điều k cả phần phát hành thử ngh hiệu thu. Dữ cho quá trình ồng mức theo định được 16 ối này tự xác a tồn bộ dữ FF. chập: Khối t hung dữ liệu dựng chương ựng 4 khối tí au của 4-QAM ác nhau. Tín n đầu ra của ối này được u trữ tại bản a các symbol lưu trữ trong của Xilinx đ i tính tốn tíc c hiện song ra dữ liệu số hập, khối này ợc truyền đến dữ liệu, khố dụng tín hiệ ữ liệu này cá dụng cho c được thiết k n3 XC3S100 tần số 50MH được xây d ảng 11% tà à tiêu tốn kho HIỆM VÀ Đ n hành xây d ử nghiệm đá ả sử dụng phư truyền đi và đồ như sau: Mơ hình thử n iện thực ngh và phần thu t iệm thơng qu liệu gửi đi tính tốn các tín hiệu cĩ mẫu tín hiệu định giá trị l liệu theo hệ ích chập tiến & chuẩn hĩa trình cho 4-Q ch chập độc . Với mỗi d hiệu được tr khối tích ch thiết kế tươn g LUT khác 00,01,10 và các khối LUT ể đảm bảo tín h chập này đ song giúp gi : Dựa vào kế cĩ nhiệm vụ cĩ giá trị tư i này gửi dữ u CLK (Clock c ngoại vi kh ác ứng dụng ế tích hợp v 0. Chương tr z (Tần số mặc ựng sử dụng i nguyên c ảng 32mW đ ÁNH GIÁ ựng chương nh giá kết q ơng pháp đấ dữ liệu giải ghiệm truyền v iệm, nhĩm tá rên một Board a đấu vịng t là dữ liệu d dữ liệu cần biên độ lớn được sử dụn ớn nhất của c số nhân từ s hành nhập dữ để tính tốn AM vì vậy n lập cho 4 dạn ữ liệu sẽ cĩ g uyền tải được ập cĩ kết qu g tự nhau vớ nhau theo dữ 11 tương ứng này được tạ h chính xác v ược đặt độc lậ ảm thời gian t quả tính tố xác định tín ơng ứng nào liệu ra theo c ) để đồng bộ ác cĩ thể truy về truyền dẫ à chạy trên B ình được cấu định của Bo khoảng 45K ủa XC3S100 iện năng khi trình nhĩm tá uả của mơ u vịng để so mã. Hệ thốn à nhận dữ liệu c giả đã tiến Spartan-3 v ín hiệu phát v o người dùng được nhất. g để huỗi ố lớn liệu . Bài hĩm g tín iá trị xác ả lớn i dữ liệu . Các o bởi ề dữ p do tính n của hiệu .Sau huẩn . Với cập n dữ oard hình ard). cổng 0 – hoạt c giả hình. sánh g thử hành à tiến à tín gửi xuốn Sau dữ li thơn và tr với n S được và nh dữ li D truyề hành phần UAR file v nhan Hìn K thấy hiện g board thơn khi nhận hết ệu số vào khố g qua IC DAC uyền xuống B hau bởi nhĩm Hình 6: Dữ l au khi dữ liệu dẫn qua mộ iễu sau đĩ đư ệu 4-QAM. ữ liệu sau kh n qua giao t so sánh dữ l mềm Herc T.Phần mềm à nhận dữ liệ h chĩng. Giao h 7: Giao diện ết quả thử n dữ liệu nhận truyền đi và g Hình 8: Kết q Lương Cơ g qua giao tiế một khung dữ i phát và chu MCP4822. oard. Mỗi kh ký tự đánh d iệu 4-QAM đư được truyền t cable điện d ợc nối vào c i đưa vào kh iếp UART n iệu và đánh g ules[9] để t Hercules hỗ u từ file giúp diện thử ngh thử nghiệm tru ghiệm với c được tương ần như khơng uả thử nghiệm ng Duẩn, V p UART ở tầ liệu Board t yển dữ liệu r Dữ liệu liên t ung truyền đư ấu kết thúc: “ ợc phát trên ch ra chân của D ài 10m để gi hân ADC của ối giải mã đư gược lại máy iá. Nhĩm tác ruyền và n trợ tính năng quá trình thử iệm cĩ dạng yền và nhận d ác đoạn dữ l đồng với dữ cĩ các sai lệ với chuỗi văn b ũ Anh Đào n số 115200. iến hành đưa a đường phát ục được nhận ợc phân biệt \0\0\r\n”. ân DAC AC, tín hiệu ả lập suy hao khối giải mã ợc tiến hành tính để tiến giả sử dụng hận dữ liệu gửi dữ liệu từ nghiệm được như sau: ữ liệu 4-QAM iệu ngắn cho liệu đã thực ch. ản ngắn GIẢI MÃ TÍN Để kiểm nghiệm với c dụng website ngẫu nhiên c nghiệm truy xuống Board nghiệm. Ch LogReceive. đã được sử d Sau khi ti dụng phần m truyền và nhậ thấy trong 6 truyền cĩ sai Kết quả ứng được nh QAM. Hiện nhiễu đến từ dữ liệu của tiếp tục nâng thử nghiệm t giá tồn diện mơ hình. Hình 9: IV. KẾT LU Dựa trên hình nhĩm t cầu về giải m hình cĩ kiến tốn nhanh. đối thấp so v nhĩm tác gi trước do nhĩ tảng để phát RNN để xây sử dụng cơn tiếp[3]. LỜI CẢM Ơ Nghiên c Bưu chính V mã số 01-201 HIỆU 4-QAM thử với độ c ác chuỗi văn Text-Genera ĩ độ dài là 90 ền qua phần và thu về để uỗi văn bả log để tiến hà ụng để gửi đi ến hành truyề ềm Diffchek n để tiến hàn 1525 ký tự t khác 8 ký tự cho thấy mơ u cầu thiết k tại sai số củ mơi trường mơ hình thử cấp, hồn th rên miền truy và chính xác Kết quả so sán ẬN kết quả thiết ác giả đã đề ã dữ liệu 4- trúc tương đ Độ chính xác ới một số m ả khơng sử d m muốn chủ triển theo hướ dựng các mơ g cụ học m N ứu này được iễn thơng (PT 9-HV-KTĐT PHỤC VỤ TR hính các cao bản ngắn, n tor[10]để tạo 00 từ (61525 mềm Hercul tiến hành đá n nhận đượ nh so sánh vớ . n và nhận fil er[11] để so h đánh giá. K ruyền đi chu (0.013%). hình của nhĩ ế cơ bản về g a mơ hình cị ngồi can thi nghiệm. Nhĩ iện mơ hình ền dẫn quang hơn về khả n h giữa file truy kế và thử ng xuất đã đáp QAM trên nề ơn giản, tốc đ thử nghiệm ơ hình khác[ ụng hồn to động xây d ng ứng dụng hình về giải áy ở giai đo tài trợ bởi Họ IT), cơ sở H 1. UYỀN NHẬN hơn, sau kh hĩm tác giả đ một file văn ký tự) sau đ es truyền dữ nh giá kết qu c lưu vào i file LogSen e, nhĩm tác g sánh giữa văn ết quả so sánh ỗi nhận và c m tác giả đã iải mã tín hi n khá lớn do ệp vào đường m tác giả dự để cĩ thể áp nhằm đưa ra ăng hoạt độn ền và file nhận hiệm cho thấ ứng được các n tảng FPGA ộ đáp ứng về hiện tại cịn t 7][12]. Tuy n àn các kết q ựng mơ hình kiến trúc CN mã dữ liệu Q ạn nghiên cứ c Viện Cơng à Nội trong đ TÍN HIỆU Q i thử ã sử bản ĩ thử liệu ả thử file d.log iả sử bản cho huỗi đáp ệu 4- các dẫn kiến dụng đánh g của y mơ yêu . Mơ tính ương hiên, uả đi nền N và AM u kế nghệ ề tài [1] [2] [3] [4] [5] [6] [7] [8] [9] [10] [11] [12] UANG SỬ DỤ TÀ X. Li, Simulin modulat ion (Q International Con C.H. Dick and high-performanc defined radio, Xi J. A. Maya, N. A high data rate B dynamics appli Programmable L D. M. Klymyshy multiplierless M- no. 10, pp. 461-4 J. Ưsth, M. Karl Modulator Usin Optical," in IE Techniques, vol. X. Du and J. Zh design," Procee Computer Scien 146-149. H. E. Zorlu, M. Ç of PSK and QA Processing and C Mugla, 2012, pp B. Bornoosh, A Architecture for Algorithms in International Communications https://www.hw- https://www.blin https://www.diffc Changxing Lin, parallel demodu International Sy Communication NG FPGA I LIỆU THA k-based simulat AM) system, P ference ISBN 97 H.M. Pedersen, e FPGA signal p linx, INC. . Casco, P. A. R PSK receiver im cations," 2011 ogic (SPL), Cord n and D. T. Ha QAM modulator 62, 9 May 2002. sson, A. Serban g Only Binary EE Transaction 61, no. 6, pp. 25 ang, "DDS phas dings of 2011 ce and Network even, S. Taşdưk M demodulator ommunications . 1-4. . Nabavi, M. E. Reducing Phase N High-Order QA Conference on , Dubai, 2007, pp group.com/softw dtextgenerator.co hecker.com/ Beibei Shao and lator suited to mposium on In Systems, Chengd M KHẢO ion of quadr roceedings of 8-1-60643-379- Design and imp rocessing data p oncagliolo and plementation in VII Southern oba, 2011, pp. 23 luzan, "FPGA im ," in Electronics and S. Gong, "M Baseband Dat s on Microwa 06-2513, June 20 e-locked swept s International Technology, H en and H. Ưzer, s on FPGA," 2 Applications C Nick and A. H oise of Digital C M Demodulator Signal P . 668-671. are/hercules-setu m/lorem-ipsum Jian Zhang, "A FPGA implem telligent Signal u, 2010, pp. 1-4. ature amplitude the IAJC-IJME 9, 2008. lementat ion of aths for software J. G. García, "A FPGA for high Conference on 3-238. plementation of Letters, vol. 38, -QAM Six-Port a, Electrical or ve Theory and 13. ource and study Conference on arbin, 2011, pp. "Implementation 012 20th Signal onference (SIU), aghbin, "A New arrier Recovery s," 2007 IEEE rocessing and p-utility high data rate entation," 2010 Processing and Lương Cơng Duẩn, Vũ Anh Đào 4-QAM DEMODULATIONFOR OPTICAL SIGNAL TRANSMISSION APPLICATION Abstract -Quadrature Amplitude Modulation (QAM) is used in both analog and digital communication. FPGA chips are Field-upgradable, reliable in designing and implementation. FPGA has been playing a significant role in mobile communication. This paper proposes a 4-QAM demodulation model based on FPGA technology. The model reads ADC signal, calculator based on 4-QAM standard, and export to digital signals. Keywords — QAM, OFDM, DDS, FPGA. Lương Cơng Duẩn tốt nghiệp Thạc Sỹ ngành Kỹ thuật Viễn thơng tại Học viện Cơng nghệ Bưu chính Viễn thơng năm 2018. Hiện đang là giảng viên tại khoa Kỹ thuật Điện tử I, Học viện Cơng nghệ Bưu chính Viễn thơng. Vũ Anh Đào tốt nghiệpThạc Sỹ ngành Kỹ thuật đo lường và điều khiển tự động tại Đại học Bách khoa Hà Nội năm 2002. Hiện đang là nghiên cứu sinh tại đại học Bách khoa từ năm 2017 và là giảng viên tại khoa Kỹ thuật Điện tử I, Học viện Cơng nghệ Bưu chính Viễn thơng.